+31 74 2555 713 info@sintecs.nl

info@sintecs.nl

+31 74 2555 713

Case
Snellere dataverwerking in satellieten

Interview uit elektronica 3-2019

ESA gaf NLR de opdracht om een demonstrator voor een nieuwe generatie on-board computers voor satellieten te bouwen. De deadline was scherp, het ontwerp complex, en de layoutafdeling van het NLR was té druk om dit ook nog te kunnen oppakken. Uit nood besteedde het NLR het PCB-ontwerp uit aan Sintecs met een tevreden eindklant, de Europese ruimtevaartorganisatie, tot gevolg.

Iedereen hoort graag wat een klant waardeert in een samenwerking. Wat was de opdracht en hoe ging het in zijn werk? Inès Nijman van Sintecs ging in gesprek met Application Engineer Filip Fontaine en R & D engineer Bert-Johan Vollmuller van het Nederlands Lucht- en Ruimtevaartcentrum NLR.

 

Door Sintecs ontworpen demonstrator bord met de FFTC voor beeldverwerking in satellieten. (Foto: NLR)

De huidige generatie on-board computers in satellieten kunnen heel slecht de mathematische operatie Fast Fourier Transform (FFT) uitvoeren. Dit is een complexe operatie en de on-board computers zijn daarvoor te traag: een processor kan wel een FFT uitvoeren, maar deze kunnen dat eigenlijk alleen punt-voor-punt uitrekenen (sequentieel). Een aparte chip die de FFT uitrekent kan dat vele malen sneller, omdat deze het parallel en geoptimaliseerd uitrekent.

Zo’n snellere FFT-chip maakt een hele nieuwe serie satelliet-instrumenten en data processing van satellietbeelden mogelijk. ESA heeft van een commerciële FFT-chip een space-qualified, radiation hardened (rad-hard) versie gemaakt, de FFTC (Fast Fourier Transform Co-processor). Een demonstrator bord rond deze FFTC chip moet alle mogelijkheden van de chip aantonen (omdat de chip erg flexibel is, zijn er dat nogal wat) en laten zien dat de FFT inderdaad snel genoeg is voor de komende generatie meetinstrumenten.

“Voor een demonstrator is het genoeg dat je de key components in space-qualified condities uitvoert”, begint Vollmuller. “De FFTC-chip zelf, de FPGA voor de aansturing van de FFTC, en de drie SDRAMs zijn in rad-hard technologie uitgevoerd. De rest, dus dat wil zeggen de power conditioning, de interfaces Space Wire voor command & control en Space Fibre voor data in- en output, kun je in commerciële componenten doen.”

Waarom uitbesteden als je het zelf ook kunt?

Volgens Vollmuller zat het NLR in tijdnood omdat het bord per se aan het eind van 2018 klaar moest zijn. “We hebben zelf de architectuur en het schema ontwikkeld, en de gehele FPGA code geschreven. Het is een complex bord, met kritische timing en erg prijzige componenten. Zo’n rad-hard FPGA kost wel tienduizend dollar. De layout kunnen we in principe in huis, maar we hadden gebrek aan mankracht bij de layout-afdeling. We zouden de deadline misschien niet halen, met een ontevreden eindklant als gevolg. Uitlopen op de planning is nog een veel groter drama dan de kosten van de componenten. Die complexe layout moest dus wel in één keer goed. ”

Over de schutting, en dan?

“Wij zijn gewend om de layout in huis te doen. Dat werkt natuurlijk heel prettig want degene die het schema heeft gemaakt zit één of twee bureaus van degene die de layout doet”, zegt Vollmuller. “Er is een hele sterke wisselwerking tussen iemand die schema maakt en de layouter. We vroegen ons af hoe dat zal gaan als je het uitbesteedt. We waren bang dat je het schema, bij wijze van spreken, over de muur gooit en pas 8 of 10 weken later het eerste resultaat ziet. Maar gelukkig was dat niet zo”.

Fontaine vult aan: “We hebben gelukkig veel interactie gehad tijdens de layout-fase, bijvoorbeeld over de design-beslissingen rondom de FPGA. Een FPGA is een component die in hoge mate configureerbaar is en die allerlei verschillende mogelijkheden kent. Naast de gewone datasheet hoort er een heel dik boekwerk van application notes bij. Sintecs nam regelmatig contact met ons op om na te vragen of een ontwerpkeuze, die wij gemaakt hadden, wel echt zo bedoeld was. ‘Want in de application notes staat wat anders’, was dan de opmerking. In de meeste gevallen konden we zeggen: ‘Nee dat willen we écht zo’, maar een enkele keer dachten we toch ‘Oh ja, dat is een goede opmerking, dat moeten we even heel goed nakijken’. Dit hadden we veel liever dan dat de layouter denkt: ‘Nou het zal allemaal wel, ik sluit het gewoon zo aan’ en dat we er later achter komen dat er toch nog een gekkigheidje in zit. Juist deze interactie tussen de ontwerper en de layouter, om te komen tot een goede oplossing, is ons goed bevallen. Sintecs heeft eigenlijk gedaan wat wij normaal zouden doen als wij zelf de layout zouden doen.”

Kun je een voorbeeld geven? Misschien over het wel of niet toepassen van terminatieweerstanden?
Fontaine: “Tijdens ons schema-ontwerp hebben we van tevoren een afweging gemaakt over terminatieweerstanden. Bij lange en kritische transmissielijnen, zoals de kloklijnen, hadden we wel terminatieweerstanden genomen, maar tussen de FPGA en de SDRAMS en tussen de FPGA en de FFTC-chip dachten wij dat het niet zou hoeven. In onze initiële analyses op schema-niveau gingen we uit van de aanname dat de lengte van deze interconnecties beperkt zou zijn en dat deze signalen minder kritisch zouden zijn. Je kunt deze terminatieweerstanden heel makkelijk in je schema tekenen, dat is in nog geen 5 minuten gebeurd, maar hoe je die weerstanden allemaal op een bepaalde specifieke locatie op het bord kunt laten passen is iets anders. We zaten dan ook een beetje met de praktische uitvoering van waar die weerstanden op de PCB allemaal zouden moeten komen, dus besloten we ze weg te laten.”

Tijdens het PCB ontwerp heeft Sintecs een Power Integrity-analyse en een Signal Integrity-analyse uitgevoerd. Bijkomend probleem daarbij was dat er voor de FFTC-chip geen goed IBIS model beschikbaar was. Het NLR heeft in overleg met Sintecs voor een pragmatische benadering gekozen. Ze hebben voor de FFTC-chip de IBIS modellen van de SDRAM gebruikt omdat de technologie van de beide chips ongeveer hetzelfde is.

 

SI simulatie van het datasignaal met (blauwe curve) en zonder (rode curve) terminatie. De terminatieweerstand haalt de overshoot uit het signaal en begrenst het op de gewenste 0 en 3.3 V.

De Signal Integrity-analyse op het geroute board wees uit dat de er toch extra terminatieweerstanden opgenomen moesten worden. Een van de redenen hiervoor was dat door de complexiteit van de routing de interconnecties significant langer waren dan het NLR in de eerste instantie had aangenomen. Dit betekende dat er ruim 400 weerstanden moesten worden bijgeplaatst.

“Sintecs had meteen een voorstel hoe dat dan in praktische zin zou moeten”, stelt Fontaine. “Door die weerstanden op een bepaalde manier een klein beetje ten opzichte van elkaar te schuiven, ontstond er een plaatsingswijze waarmee de weerstanden heel dicht bij elkaar kunnen staan en toch de signaalloop heel logisch en goed blijft. Zo konden we de basis van de layout dat er al lag behouden.”

Vollmuller: “In eerste instantie had Sintecs ingeschat dat het maken van de layout zo’n 10 weken zou kosten. Dat kwam overeen met onze eigen inschatting. Op driekwart van het hele proces kwam er dan toch nog uitrollen dat al die terminatieweerstanden nodig waren, waardoor de doorlooptijd uiteindelijk 12 of 13 weken is geworden. Ook dat heeft Sintecs netjes gecommuniceerd, waardoor de assemblage naadloos kon aansluiten.”

Resultaat

Sintecs leverde alle ontwerpdata en de gerber-files. Het NLR heeft vervolgens, op aanraden van Sintecs, de PCB bij het Engelse ExceptionPCB besteld. Daarna is het bord bij SRON in Utrecht samen met NLR montage-personeel geassembleerd en volgde 8 weken van intensief testen en debuggen.
“Omdat er tijdens het layout-proces veel interactie is geweest tussen ons en de layouter van Sintecs hadden we vrij veel vertrouwen in het bord. We hadden gedacht dat het eerste doorfluiten van het bord in 1 of 2 dagen gedaan zou zijn, en dat was ook zo. De hardware functioneerde eigenlijk meteen zonder problemen”, sluit Fontaine af.

“De issues die we tegenkwamen zaten voornamelijk in het FPGA-ontwerp zelf . Dat is iets wat programmeerbaar is en wat je gelukkig kunt oplossen. Hardware-issues zijn veel lastiger op te lossen. Er zijn een aantal updates overheen gegaan om die FPGA-code steeds aan te passen totdat het een goed werkend geheel wordt.

ESA was erg enthousiast dat het project nog vóór het einde van 2018 is afgerond, en daar hebben wij bij het NLR complimenten over gekregen. Niet alleen wij zijn blij, ook onze eindklant is blij.”
https://www.nlr.org/capabilities/space-electronics/

Signal integrity analyse in zes stappen

In high-end ontwerpen is het gedrag van de transmissielijnen complex. Met simulaties krijg je daar beter inzicht op tijdens het ontwerpproces. Dus voordat de PCB in productie gaat adviseert Sintecs de volgende stappen te doorlopen:

1

Zet de simulatie database op, met daarin onder andere de juiste (geverifieerde IBIS) modellen en stack-up informatie (gespecificeerd door de PCB fabrikant).

2

Controleer of de memory-interface volgens de PCB layout guideline is gerouted. Voer een visuele check uit per laag en signaalgroep.
Analyseer van een (of meerdere) net(ten) per signaalgroep, zoals adressignaal, kloksignaal, datasignaal en strobe.

3

Bepaal en optimaliseer de bufferselectie (drive strength, ODT) per signaalgroep.

4

Controleer voor netten zonder ODT of de terminatie op de PCB optimaal gekozen is.

6

Als een net niet goed functioneert op een gewenste snelheid, voer een topologiestudie uit en kijk welke aanpassingen er nodig zijn om wél goed te functioneren op de gewenste snelheid.

Hoe kunnen we je helpen?