+31 74 2555 713 info@sintecs.nl

info@sintecs.nl

+31 74 2555 713

dReDBox – Een ontwerp ‘first time right’

Bij Sintecs werken engineers uit verschillende teams, zoals PCB layout en Signal / Power Integrity, nauw met elkaar samen. We realiseren een optimaal ontwerp door vanuit verschillende expertises telkens in de gaten te houden of we op de goede weg zitten. Door de continue feedback die onze engineers aan elkaar geven, wordt het ontwerp waar nodig aangepast. Deze werkwijze zorgt ervoor dat problemen worden opgelost, of zelfs voorkomen. 

Het project – dReDBox

dReDBox is een Horizon 2020 EU project met als doel efficiënter gebruik van datacenter resources, wat ruimte en energie besparing oplevert. Het is gebaseerd op een nieuw hardware concept waarbij een pool van gedisaggregeerde rekenkracht, geheugen en acceleratie resources wordt gebruikt in plaats van een vaste server configuratie.

 

Het ontwerp

dReDBox bevat hardware bouwblokken, ook wel ‘’dBRICK’’ genoemd. Zestien van deze dBRICKs zijn op de dTRAY geplaatst, een moederboard met een high speed netwerk waarover dBRICKs met extreem low latency met elkaar kunnen communiceren. De dTRAY heeft drie uitgaande netwerken: een optisch netwerk, PCIe en ethernet.

 

 

Om de dReDBox gebruiksvriendelijk voor programmeurs te maken, ondersteunt het platform Virtual Machines (VM) waaraan on-the-fly precies de juiste hoeveelheid resources worden toegewezen.

 

Uitdagingen voor Sintecs

Een gedisaggregeerd high-performance rekenplatform is een complex high-end systeem. Onze engineers hebben het vanaf scratch ontworpen: een volledig nieuwe architectuur, een nieuwe fysische verdeling van processoren en high speed geheugen, en high speed board-to-board verbindingen. Tijdens de ontwerpfase van de dReDBox hardware liepen we tegen 3 uitdagingen aan.

1. De snelheid van het DDR4-geheugen

Voor een goede werking hebben de dBRICKs een stabiel DDR4-geheugen nodig. Voor een ontwerp zoals de dReDBox zijn de timing marges zo smal, dat de precieze fysieke configuratie al significant invloed heeft op de maximale geheugen snelheid. Door een timing analyse werd duidelijk dat, als we ons aan de PCB layout richtlijnen van de Zynq UltraScale+ MPSoC zouden houden, het onmogelijk zou zijn om de maximale snelheid (2400 MT/s) van het geheugen te gebruiken. Om de maximale snelheid toch te kunnen gebruiken, hebben we Xilinx om meer informatie gevraagd. Zij gaven ons timing details waardoor het mogelijk werd om de PCB layout te optimaliseren.

Door hardware verificatie werd bevestigd dat we inderdaad het DDR4-geheugen op de maximale snelheid konden gebruiken, in een brede temperatuur range, zonder timing en EMI problemen.

2. Thermische analyse

 

 

Om problemen op thermisch gebied te voorkomen hebben we, vroeg in de ontwerpfase, een thermische analyse en verificatie uitgevoerd. De individuele dBRICKs zijn geanalyseerd, evenals het hele dReDBox systeem, wat in totaal ongeveer 750 Watt verbruikt. We hebben hot spots geïdentificeerd, zones ontdekt waar de luchtstroom stagneerde, en componenten gevonden die te heet werden. Het resultaat van deze thermische analyse diende als input voor het mechanische en elektrische ontwerp, en voor voorspellingen van de betrouwbaarheid in stress testen.

Als gevolg van de thermische analyse konden we een aantal zaken, zoals de luchtstromen, temperatuurverdeling en de grootte en het aantal ventilatoren optimaliseren. Het gaf ons inzicht in de impact van configuratie wijzigingen, en van het effect van uitvallende ventilatoren.

3. Houd vermogensdips en storing buiten

Om continu storingsvrij vermogen te garanderen, hebben we een Signal en Power Integrity analyse uitgevoerd. Daarbij hebben we de optimale ontkoppeling bepaald, geëxperimenteerd met PCB stack-up en verschillende aspecten van PCB technologie onderzocht, zoals gebruikte materialen, dimensies, tracks en via’s. Uiteindelijk kwamen we tot een oplossing die voldoet aan de energiebehoeften, en tegelijkertijd vermijdt dat we dure materialen moeten gebruiken.

Om de invloed van snel schakelende high speed interfaces op the dBRICKs te minimaliseren en om problemen in de vijftien power rails te voorkomen, hebben we de layout van de power planes en de ontkoppel condensatoren zo aangepast, dat ze de grote stromen die worden veroorzaakt door snel schakelende signalen snel kunnen verdelen.

Geen budget en tijd voor een herontwerp

Bij een PCB ontwerp is een iteratie erg kostbaar, met name bij high-end systemen, zoals de dReDBox. Per ronde kan de doorlooptijd oplopen tot 6 maanden en de kosten tot wel €50.000. De enige manier waarop wij dit project binnen de tijd en binnen het budget zouden kunnen afronden, was wanneer het ontwerp de eerste keer goed zou zijn. Dit leek een moeilijke opdracht, maar de engineers kregen het toch voor elkaar.

 

 

Onze eerder genoemde manier van werken is de reden dat ons ontwerp ‘right first time’ was. Telkens wanneer er een ontwerpkeuze werd gemaakt, werd dit direct geanalyseerd en werd er naar deze resultaten gehandeld. Dit proces werd tijdens de gehele ontwerpfase herhaald. We itereerden, analyseerden en optimaliseerden de hardware en PCB layout in meer dan 50 rondes. Door een succesvolle afronding van dit project kunnen we dan ook concluderen dat onze manier van werken zijn vruchten af heeft geworpen.

Troubleshooting – Een prototype dat niet werkt

Tijdens het testen van de hardware, ontdekte het team van Erik, werkzaam bij een bedrijf dat communicatiesystemen ontwerpt, dat hun nieuwste prototype niet werkte. Sintecs kreeg de opdracht om het bord te onderzoeken en kwam er door middel van Signal Integrity analyses (SI) achter dat er DDR4 timing problemen waren. Onze engineers maakten een board support package (BSP). Het resultaat was een opgeluchte reactie van de klant: “Uiteindelijk kregen we het bord binnen één dag werkend.”

“We hebben zelf tevergeefs geprobeerd om de hardware van ons prototype werkend te krijgen”

Het team van Erik gebruikte voor het eerst een DDR4 geheugen in hun ontwerp. Om mogelijke problemen te voorkomen werden de NXP application notes strikt gevolgd en werd voor het PCB-ontwerp een externe consultant ingeschakeld. Door Altium Layout tools te gebruiken heeft deze consultant er alles aan gedaan om crosstalk te minimaliseren. Als compensatie voor het ontbreken van simulatie tools, is gekozen voor een 12-laags PCB stack-up en is er veel aandacht besteed aan de spoorbreedte, materiaal parameters, lijn impedantie en terminatie weerstanden.

“Voordat we jullie om hulp vroegen hebben we zelf tevergeefs geprobeerd om de hardware van ons prototype werkend te krijgen,” vertelt Erik. “We hebben zelf een uitgebreid onderzoek gedaan, waaruit enkele gebreken in het ontwerp aan het licht kwamen. Het grootste probleem op dat moment was een falende klok configuratie test. We stonden met de handen in het haar en wisten niet meer hoe we verder moesten. In onze zoektocht naar een ervaren organisatie, die ons met troubleshooting kon helpen, vonden we Sintecs via de NXP website.”

“Het voordeel van SI analyse is dat niet enkel wordt bevestigd dat er een probleem is, maar ook waar dit probleem vandaan komt”

Stap één was een Signal Integrity analyse op het DDR4 geheugen. Op basis van deze analyse en simulatie resultaten concludeerden onze engineers hetzelfde als Erik: “De adresbus en het klok signaal zullen op deze manier hoogstwaarschijnlijk niet gaan functioneren.” Het voordeel van een Signal Integrity analyse is dat niet enkel wordt bevestigd dat er een probleem is, maar aan de hand van simulaties wordt ook duidelijk waar dit probleem vandaan komt. We zien vaak dat een ontwerp troubleshooting nodig heeft doordat een engineer zich vasthoudt aan oude werkwijzen, die nu niet meer toereikend zijn. Dit was ook het geval bij de problemen van dit prototype.

Met behulp van de simulaties konden wij dan zien dat het gebruik van standaard via’s voor reflectie (ringback) zorgde. Ons advies aan Erik was om in een volgende ontwerpronde gebruik te maken van micro via’s en buried via’s, zodat de reflecties van de signalen door de via geminimaliseerd zouden worden. Een herontwerp van het bord, gebruik makend van een andere PCB stack-up, was de enige manier om van alle problemen af te komen.  

 

“Sintecs gaf het prototype zoveel meer waarde dan we ons hadden kunnen voorstellen”

Het resultaat

Erik ligt toe dat Sintecs niet alleen de DDR4 timing problemen heeft opgelost, maar ook heeft geholpen met het board support package (BSP). Hierdoor kon het bord, welleswaar op lagere snelheid, volledig worden gebruikt. ”Sintecs gaf het prototype zoveel meer waarde dan we ons hadden kunnen voorstellen. Door jullie hulp lukte het ons om stap voor stap, binnen de grenzen van de gestelde deadline, een goed prototype te ontwerpen. Uiteindelijk kregen we de borden werkend en konden we alle onderdelen uit ons prototype testen. Dit leek onmogelijk toen we contact met jullie opnamen. De volgende keer zullen we Sintecs in een eerder stadium van de ontwerpfase vragen om ons, met behulp van Signal Integrity en timing analyses, te ondersteunen bij de ontwikkeling van een nieuw prototype,” sluit Erik zijn verhaal af.

Vanwege privacy redenen is de naam van onze klant in dit artikel veranderd

PCB-ontwerp voor het NLR (Nederlands Lucht- en Ruimtevaartcentrum)

Het NLR kreeg van de European Space Agency (ESA), een Europese ruimtevaartorganisatie, de opdracht om een demonstrator voor een nieuwe generatie on-board computers voor satellieten te bouwen. De deadline was scherp en de layoutafdeling van het NLR was te druk om dit te kunnen oppakken. Daarom werd het PCB-ontwerp uit nood aan Sintecs uitbesteed.

Application Engineer Filip Fontaine en R&D Engineer Bert-Johan Vollmuller vertellen namens het Nederlands Lucht- en Ruimtevaartcentrum (NLR) waarom ze deze opdracht hebben uitbesteed terwijl ze het zelf ook zouden kunnen en ze vertellen over het verloop van de samenwerking met Sintecs.

FFTC (Fast Fourier Transform Co-Processor)

NLR ontwikkelt een nieuwe generatie on-board computers voor in satellieten. Deze bevat een snelle FFT-chip, wat een hele nieuwe serie satelliet-instrumenten en data processing van satellietbeelden mogelijk maakt. Een demonstrator bord rond een, door ESA ontwikkelde FFTC chip, moet alle mogelijkheden van de chip aantonen en laten zien dat de FFT inderdaad snel genoeg is voor de komende generatie meetinstrumenten.

“Voor een demonstrator is het genoeg dat je de key components in space-qualified condities uitvoert”, vertelt Vollmuller. “De FFTC-chip zelf, de FPGA voor de aansturing van de FFTC, en de drie SDRAMs zijn in rad-hard technologie uitgevoerd. De rest, dus dat wil zeggen de power conditioning, de interfaces Space Wire voor command & control en Space Fibre voor data in- en output, kun je in commerciële componenten doen.”

“Waarom uitbesteden als je het zelf ook kunt”

Volgens Vollmuller zat het NLR in tijdnood omdat het bord per se aan het eind van 2018 klaar moest zijn. “We hebben zelf de architectuur en het schema ontwikkeld, en de gehele FPGA code geschreven. Het is een complex bord, met kritische timing en erg prijzige componenten. Zo’n rad-hard FPGA kost wel tienduizend dollar. De layout kunnen we in principe in huis, maar we hadden gebrek aan mankracht op onze layout afdeling. We zouden de deadline misschien niet halen, met een ontevreden eindklant als gevolg. Uitlopen op de planning is een nog veel groter drama dan de kosten van de componenten. Die complexe layout moest dus wel in één keer goed.”

“De interactie tussen ontwerper en layouter, om te komen tot een goede oplossing, is ons goed bevallen”

Bij het NLR zijn ze gewend om de layout in huis te doen. “Dit werkt prettig, omdat er een sterke wisselwerking is tussen degene die het schema maakt en de layouter. We vroegen ons af hoe dat zou gaan als je het uitbesteedt en waren bang dat je het schema, bij wijze van spreken, over de muur gooit en pas 8 of 10 weken later het eerste resultaat ziet. Gelukkig was dat niet zo”, zegt Vollmuller. Fontaine vult aan: “We hebben gelukkig veel interactie gehad tijdens de layout-fase, bijvoorbeeld over de design-beslissingen rondom de FPGA. Naast de gewone datasheet hoort er een heel dik boekwerk van application notes bij. Sintecs nam regelmatig contact met ons op om na te vragen of een ontwerpkeuze, die wij gemaakt hadden, wel echt zo bedoeld was. ‘Want in de application notes staat wat anders’, was dan de opmerking. In de meeste gevallen konden we zeggen: ‘Nee dat willen we écht zo’, maar een enkele keer dachten we toch ‘oh ja, dat is een goede opmerking, dat moeten we even heel goed nakijken’. Dit hadden we veel liever dan dat de layouter zonder zelf na te denken doet wat wij van hem vragen en dat we er dan later achter komen dat is nog niet klopt. Juist deze interactie tussen de ontwerper en de layouter, om te komen tot een goede oplossing, is ons goed bevallen. Sintecs heeft eigenlijk gedaan wat wij normaal zouden doen als wij zelf de layout zouden doen.”

 

“De hardware functioneerde direct zonder problemen”

Het resultaat

“Omdat er tijdens het layout-proces veel interactie is geweest tussen ons en de layouter van Sintecs hadden wij veel vertrouwen in het bord. We hadden gehoopt dat het eerste doorfluiten van het bord in 1 of 2 dagen gedaan zou zijn, en dat was ook zo. De hardware functioneerde direct zonder problemen”, sluit Fontaine af. “ESA was erg enthousiast dat het project nog vóór het einde van 2018 is afgerond, en daar hebben wij bij het NLR complimenten over gekregen. Niet alleen wij zijn blij, ook onze eindklant is blij.”

Signal & Power Integrity analyses; “Alles op alles zetten voor 100% betrouwbare hardware”

Vlak voor de zomervakantie kwam er onverwacht veel druk op een bedrijf in Nederland te staan en deed Thomas een beroep op de expertise van Sintecs: “Signal & Power Integrity analyses”. Het bedrijf waar Thomas werkt ontwikkelt camera’s voor professionele toepassingen en liep tegen een probleem voor het mainboard van een nieuwe camera aan. “In het verleden is een keer met instabiele hardware gewerkt, wat de ontwikkeling van software enorm heeft geremd”, vertelt Thomas. Om dit bij de nieuwe camera te voorkomen was ervoor gekozen om Signal en Power Integrity analyses op het mainboard uit te laten voeren. De partij die dit in eerste instantie zou doen, bleek dit toch niet te kunnen en daarom is Sintecs ingeschakeld.

“Het mainboard; hart van de nieuwe camera’’

“Het ITOR mainboard wordt gezien als het hart van onze nieuwe camera”, vertelt Thomas. Het verwerken van sensor naar de beeldoutput is de taak van dit mainboard en dan met name hoge beeldresolutie en -snelheid, 100 frames per seconde. Er gaat veel data van het sensorboard naar het mainboard en op dit laatstgenoemde board wordt alle data omgezet, bewerkt en weer naar een specifieke camera output gebracht. Hierbij kun je denken aan Camera Link, HD SDI en eventueel USB3. Het mainboard doet ook aan image processing; er bevindt zich geheugen en beelden worden in dat geheugen gebufferd. “Alles moet realtime gebeuren. Het doel is om een continue output uit de camera te krijgen; met zo weinig mogelijk frame lag”, aldus Thomas.

 

“Het is absoluut niet prettig als je er continu aan moet twijfelen of je hardware wel werkt”

Het belang van Signal & Power Integrity analyses

Volgens Thomas zijn goede Signal & Power Integrity analyses erg belangrijk, met name wanneer je werkt met high speed signalen. “In het verleden is het wel eens voorgekomen dat bleek dat onze hardware niet naar behoren werkte. Dit heeft de ontwikkeling van software toen enorm geremd. Het is absoluut niet prettig als je er continu aan moet twijfelen of je hardware wel werkt. Werk je met high speed, bijvoorbeeld een DDR 4 geheugen, dan wil je de hardware niet op de gok bestellen. Dat moet je gewoon eerst simuleren”, zegt Thomas. “Om dit keer zeker te weten dat we verder zouden werken met betrouwbare hardware hebben we Sintecs gevraagd om deze analyses uit te voeren”. De vraag was of we deze analyses überhaupt konden doen, en zo ja, of we de volgende dag al konden beginnen.

 

“In twee weken tijd kregen we ontzettend veel feedback; er is een review gedaan en simulatierapporten zijn geleverd en mondeling toegelicht. Echt hele goede punten en veel waar voor ons geld, dat geeft een mooi gevoel!”

Het resultaat

De engineers van Sintecs maakten ruimte om snel te kunnen starten. “Wouter is direct begonnen met Signal Integrity analyses op het DDR 4 geheugen en heeft Power Integrity simulaties gedaan. Hieruit werd bevestigd dat we niet ver mis zaten met ons ontwerp en dus verder konden met wat we hadden gemaakt”, vertelt Thomas. Op aanraden van onze engineers zijn enkele schema aanpassingen doorgevoerd en is het PCB-ontwerp geoptimaliseerd. “In twee weken tijd kregen we ontzettend veel feedback; er is een review gedaan en simulatie rapporten zijn geleverd en mondeling toegelicht. Echt hele goede punten en veel waar voor ons geld, dat geeft een mooi gevoel! Daarnaast werd voor ons, door de heldere analyses en rapporten, snel duidelijk hoe alles in elkaar zat”.

Het resultaat? “Uiteindelijk is ons ontwerp geproduceerd, is de deadline gehaald en werkt alles nu als een trein! Doordat de hardware nu betrouwbaar is en langdurig werkt, kan de focus worden gelegd op de software ontwikkeling, zonder afgeleid te raken door een hardware probleem. We zitten al onder in de trechter. Nog even en dan rolt er een camera uit.”

De organisatie waar Thomas werkt ontwikkelt camera’s voor professionele toepassingen zoals defensie, de bewaking van terreinen en de medische wereld. In verband met de toepassingsgebieden van deze camera’s zijn wij overeengekomen dat de naam van het bedrijf niet genoemd wordt. Ook is de naam van onze gesprekspartner aangepast.

Snellere dataverwerking in satellieten

Interview uit elektronica 3-2019

ESA gaf NLR de opdracht om een demonstrator voor een nieuwe generatie on-board computers voor satellieten te bouwen. De deadline was scherp, het ontwerp complex, en de layoutafdeling van het NLR was té druk om dit ook nog te kunnen oppakken. Uit nood besteedde het NLR het PCB-ontwerp uit aan Sintecs met een tevreden eindklant, de Europese ruimtevaartorganisatie, tot gevolg.

Iedereen hoort graag wat een klant waardeert in een samenwerking. Wat was de opdracht en hoe ging het in zijn werk? Inès Nijman van Sintecs ging in gesprek met Application Engineer Filip Fontaine en R & D engineer Bert-Johan Vollmuller van het Nederlands Lucht- en Ruimtevaartcentrum NLR.

 

Door Sintecs ontworpen demonstrator bord met de FFTC voor beeldverwerking in satellieten. (Foto: NLR)

De huidige generatie on-board computers in satellieten kunnen heel slecht de mathematische operatie Fast Fourier Transform (FFT) uitvoeren. Dit is een complexe operatie en de on-board computers zijn daarvoor te traag: een processor kan wel een FFT uitvoeren, maar deze kunnen dat eigenlijk alleen punt-voor-punt uitrekenen (sequentieel). Een aparte chip die de FFT uitrekent kan dat vele malen sneller, omdat deze het parallel en geoptimaliseerd uitrekent.

Zo’n snellere FFT-chip maakt een hele nieuwe serie satelliet-instrumenten en data processing van satellietbeelden mogelijk. ESA heeft van een commerciële FFT-chip een space-qualified, radiation hardened (rad-hard) versie gemaakt, de FFTC (Fast Fourier Transform Co-processor). Een demonstrator bord rond deze FFTC chip moet alle mogelijkheden van de chip aantonen (omdat de chip erg flexibel is, zijn er dat nogal wat) en laten zien dat de FFT inderdaad snel genoeg is voor de komende generatie meetinstrumenten.

“Voor een demonstrator is het genoeg dat je de key components in space-qualified condities uitvoert”, begint Vollmuller. “De FFTC-chip zelf, de FPGA voor de aansturing van de FFTC, en de drie SDRAMs zijn in rad-hard technologie uitgevoerd. De rest, dus dat wil zeggen de power conditioning, de interfaces Space Wire voor command & control en Space Fibre voor data in- en output, kun je in commerciële componenten doen.”

Waarom uitbesteden als je het zelf ook kunt?

Volgens Vollmuller zat het NLR in tijdnood omdat het bord per se aan het eind van 2018 klaar moest zijn. “We hebben zelf de architectuur en het schema ontwikkeld, en de gehele FPGA code geschreven. Het is een complex bord, met kritische timing en erg prijzige componenten. Zo’n rad-hard FPGA kost wel tienduizend dollar. De layout kunnen we in principe in huis, maar we hadden gebrek aan mankracht bij de layout-afdeling. We zouden de deadline misschien niet halen, met een ontevreden eindklant als gevolg. Uitlopen op de planning is nog een veel groter drama dan de kosten van de componenten. Die complexe layout moest dus wel in één keer goed. ”

Over de schutting, en dan?

“Wij zijn gewend om de layout in huis te doen. Dat werkt natuurlijk heel prettig want degene die het schema heeft gemaakt zit één of twee bureaus van degene die de layout doet”, zegt Vollmuller. “Er is een hele sterke wisselwerking tussen iemand die schema maakt en de layouter. We vroegen ons af hoe dat zal gaan als je het uitbesteedt. We waren bang dat je het schema, bij wijze van spreken, over de muur gooit en pas 8 of 10 weken later het eerste resultaat ziet. Maar gelukkig was dat niet zo”.

Fontaine vult aan: “We hebben gelukkig veel interactie gehad tijdens de layout-fase, bijvoorbeeld over de design-beslissingen rondom de FPGA. Een FPGA is een component die in hoge mate configureerbaar is en die allerlei verschillende mogelijkheden kent. Naast de gewone datasheet hoort er een heel dik boekwerk van application notes bij. Sintecs nam regelmatig contact met ons op om na te vragen of een ontwerpkeuze, die wij gemaakt hadden, wel echt zo bedoeld was. ‘Want in de application notes staat wat anders’, was dan de opmerking. In de meeste gevallen konden we zeggen: ‘Nee dat willen we écht zo’, maar een enkele keer dachten we toch ‘Oh ja, dat is een goede opmerking, dat moeten we even heel goed nakijken’. Dit hadden we veel liever dan dat de layouter denkt: ‘Nou het zal allemaal wel, ik sluit het gewoon zo aan’ en dat we er later achter komen dat er toch nog een gekkigheidje in zit. Juist deze interactie tussen de ontwerper en de layouter, om te komen tot een goede oplossing, is ons goed bevallen. Sintecs heeft eigenlijk gedaan wat wij normaal zouden doen als wij zelf de layout zouden doen.”

Kun je een voorbeeld geven? Misschien over het wel of niet toepassen van terminatieweerstanden?
Fontaine: “Tijdens ons schema-ontwerp hebben we van tevoren een afweging gemaakt over terminatieweerstanden. Bij lange en kritische transmissielijnen, zoals de kloklijnen, hadden we wel terminatieweerstanden genomen, maar tussen de FPGA en de SDRAMS en tussen de FPGA en de FFTC-chip dachten wij dat het niet zou hoeven. In onze initiële analyses op schema-niveau gingen we uit van de aanname dat de lengte van deze interconnecties beperkt zou zijn en dat deze signalen minder kritisch zouden zijn. Je kunt deze terminatieweerstanden heel makkelijk in je schema tekenen, dat is in nog geen 5 minuten gebeurd, maar hoe je die weerstanden allemaal op een bepaalde specifieke locatie op het bord kunt laten passen is iets anders. We zaten dan ook een beetje met de praktische uitvoering van waar die weerstanden op de PCB allemaal zouden moeten komen, dus besloten we ze weg te laten.”

Tijdens het PCB ontwerp heeft Sintecs een Power Integrity-analyse en een Signal Integrity-analyse uitgevoerd. Bijkomend probleem daarbij was dat er voor de FFTC-chip geen goed IBIS model beschikbaar was. Het NLR heeft in overleg met Sintecs voor een pragmatische benadering gekozen. Ze hebben voor de FFTC-chip de IBIS modellen van de SDRAM gebruikt omdat de technologie van de beide chips ongeveer hetzelfde is.

 

SI simulatie van het datasignaal met (blauwe curve) en zonder (rode curve) terminatie. De terminatieweerstand haalt de overshoot uit het signaal en begrenst het op de gewenste 0 en 3.3 V.

De Signal Integrity-analyse op het geroute board wees uit dat de er toch extra terminatieweerstanden opgenomen moesten worden. Een van de redenen hiervoor was dat door de complexiteit van de routing de interconnecties significant langer waren dan het NLR in de eerste instantie had aangenomen. Dit betekende dat er ruim 400 weerstanden moesten worden bijgeplaatst.

“Sintecs had meteen een voorstel hoe dat dan in praktische zin zou moeten”, stelt Fontaine. “Door die weerstanden op een bepaalde manier een klein beetje ten opzichte van elkaar te schuiven, ontstond er een plaatsingswijze waarmee de weerstanden heel dicht bij elkaar kunnen staan en toch de signaalloop heel logisch en goed blijft. Zo konden we de basis van de layout dat er al lag behouden.”

Vollmuller: “In eerste instantie had Sintecs ingeschat dat het maken van de layout zo’n 10 weken zou kosten. Dat kwam overeen met onze eigen inschatting. Op driekwart van het hele proces kwam er dan toch nog uitrollen dat al die terminatieweerstanden nodig waren, waardoor de doorlooptijd uiteindelijk 12 of 13 weken is geworden. Ook dat heeft Sintecs netjes gecommuniceerd, waardoor de assemblage naadloos kon aansluiten.”

Resultaat

Sintecs leverde alle ontwerpdata en de gerber-files. Het NLR heeft vervolgens, op aanraden van Sintecs, de PCB bij het Engelse ExceptionPCB besteld. Daarna is het bord bij SRON in Utrecht samen met NLR montage-personeel geassembleerd en volgde 8 weken van intensief testen en debuggen.
“Omdat er tijdens het layout-proces veel interactie is geweest tussen ons en de layouter van Sintecs hadden we vrij veel vertrouwen in het bord. We hadden gedacht dat het eerste doorfluiten van het bord in 1 of 2 dagen gedaan zou zijn, en dat was ook zo. De hardware functioneerde eigenlijk meteen zonder problemen”, sluit Fontaine af.

“De issues die we tegenkwamen zaten voornamelijk in het FPGA-ontwerp zelf . Dat is iets wat programmeerbaar is en wat je gelukkig kunt oplossen. Hardware-issues zijn veel lastiger op te lossen. Er zijn een aantal updates overheen gegaan om die FPGA-code steeds aan te passen totdat het een goed werkend geheel wordt.

ESA was erg enthousiast dat het project nog vóór het einde van 2018 is afgerond, en daar hebben wij bij het NLR complimenten over gekregen. Niet alleen wij zijn blij, ook onze eindklant is blij.”
https://www.nlr.org/capabilities/space-electronics/

Signal integrity analyse in zes stappen

In high-end ontwerpen is het gedrag van de transmissielijnen complex. Met simulaties krijg je daar beter inzicht op tijdens het ontwerpproces. Dus voordat de PCB in productie gaat adviseert Sintecs de volgende stappen te doorlopen:

1

Zet de simulatie database op, met daarin onder andere de juiste (geverifieerde IBIS) modellen en stack-up informatie (gespecificeerd door de PCB fabrikant).

2

Controleer of de memory-interface volgens de PCB layout guideline is gerouted. Voer een visuele check uit per laag en signaalgroep.
Analyseer van een (of meerdere) net(ten) per signaalgroep, zoals adressignaal, kloksignaal, datasignaal en strobe.

3

Bepaal en optimaliseer de bufferselectie (drive strength, ODT) per signaalgroep.

4

Controleer voor netten zonder ODT of de terminatie op de PCB optimaal gekozen is.

6

Als een net niet goed functioneert op een gewenste snelheid, voer een topologiestudie uit en kijk welke aanpassingen er nodig zijn om wél goed te functioneren op de gewenste snelheid.

Hoe kunnen we je helpen?